SPC5746CSK1AMKU6 NXP
Dostępny
SPC5746CSK1AMKU6 NXP
• 1 × 160 MHz Power Architecture® e200z4 Podwójny problem, 32-bitowy procesor – Operacje zmiennoprzecinkowe o pojedynczej precyzji – 8 KB pamięci podręcznej instrukcji i 4 KB pamięci podręcznej danych – Kodowanie o zmiennej długości (VLE) dla znacznej poprawy gęstości kodu • 1 x 80 MHz Power Architecture® e200z2 Pojedynczy, 32-bitowy procesor – Korzystanie z kodowania o zmiennej długości (VLE) w celu znacznego zmniejszenia rozmiaru kodu • Kompleksowe ECC – wszystkie mastery magistrali, na przykład rdzenie generują pojedynczy kod korekcji błędów, podwójnego wykrywania błędów (SECDED) dla każdej transakcji magistrali – SECDED obejmuje dane 64-bitowe i 29-bitowy adres • Interfejsy pamięci – 3 MB wbudowanej pamięci flash obsługiwanej przez kontroler pamięci flash – 3 x stron pamięci flash (3-portowy kontroler pamięci flash) – 384 KB wbudowanej pamięci na trzech portach RAM • Interfejsy zegara – 8-40 MHz zewnętrzny kwarc (FXOSC) – 16 MHz IRC (FIRC) – 128 KHz IRC (SIRC) – 32 KHz kwarc zewnętrzny (SXOSC) – Jednostka monitorująca zegar (CMU) – Pętla sprzężenia fazowego z modulacją częstotliwości (FMPLL) – Licznik czasu rzeczywistego (RTC) • Jednostka ochrony pamięci systemowej (SMPU) z maksymalnie 32 deskryptorami regionów i 16-bajtową szczegółowością regionu • 16 semaforów do zarządzania dostępem do współdzielonych zasobów • Kontroler przerwań (INTC) zdolny do kierowania przerwań do dowolnego procesora • Architektura przełącznika krzyżowego do jednoczesnego dostępu do urządzeń peryferyjnych, pamięć flash i pamięć RAM z wielu magistrali nadrzędnych
• 1 × 160 MHz Power Architecture® e200z4 Podwójny problem, 32-bitowy procesor – Operacje zmiennoprzecinkowe o pojedynczej precyzji – 8 KB pamięci podręcznej instrukcji i 4 KB pamięci podręcznej danych – Kodowanie o zmiennej długości (VLE) dla znacznej poprawy gęstości kodu • 1 x 80 MHz Power Architecture® e200z2 Pojedynczy, 32-bitowy procesor – Korzystanie z kodowania o zmiennej długości (VLE) w celu znacznego zmniejszenia rozmiaru kodu • Kompleksowe ECC – wszystkie mastery magistrali, na przykład rdzenie generują pojedynczy kod korekcji błędów, podwójnego wykrywania błędów (SECDED) dla każdej transakcji magistrali – SECDED obejmuje dane 64-bitowe i 29-bitowy adres • Interfejsy pamięci – 3 MB wbudowanej pamięci flash obsługiwanej przez kontroler pamięci flash – 3 x stron pamięci flash (3-portowy kontroler pamięci flash) – 384 KB wbudowanej pamięci na trzech portach RAM • Interfejsy zegara – 8-40 MHz zewnętrzny kwarc (FXOSC) – 16 MHz IRC (FIRC) – 128 KHz IRC (SIRC) – 32 KHz kwarc zewnętrzny (SXOSC) – Jednostka monitorująca zegar (CMU) – Pętla sprzężenia fazowego z modulacją częstotliwości (FMPLL) – Licznik czasu rzeczywistego (RTC) • Jednostka ochrony pamięci systemowej (SMPU) z maksymalnie 32 deskryptorami regionów i 16-bajtową szczegółowością regionu • 16 semaforów do zarządzania dostępem do współdzielonych zasobów • Kontroler przerwań (INTC) zdolny do kierowania przerwań do dowolnego procesora • Architektura przełącznika krzyżowego do jednoczesnego dostępu do urządzeń peryferyjnych, pamięć flash i pamięć RAM z wielu magistrali nadrzędnych
Upewnij się, że Twoje dane kontaktowe są poprawne. Twój wiadomość będzie być wysyłane bezpośrednio do odbiorcy (odbiorców) i nie będą być publicznie wyświetlane. Nigdy nie będziemy dystrybuować ani sprzedawać Twoich osobisty informacji osobom trzecim bez Twoja wyraźna zgoda.
