SPC5634MF2MLQ80 NXP
Dostępny
SPC5634MF2MLQ80 NXP
• Parametry pracy — Praca w pełni statyczna, 0 MHz – 80 MHz (plus modulacja częstotliwości 2% - 82 MHz) — Zakres temperatury połączenia od –40 C do 150 C — Konstrukcja o niskiej mocy — Rozpraszanie mocy poniżej 400 mW (nominalnie) — Zaprojektowane do dynamicznego zarządzania energią rdzenia i urządzeń peryferyjnych — Bramkowanie zegara urządzeń peryferyjnych sterowane programowo — Tryb zatrzymania przy niskim poborze mocy, z zatrzymanymi wszystkimi zegarami — Wykonane w procesie 90 nm — Wewnętrzna logika 1,2 V — Pojedynczy zasilacz o napięciu 5,0 V 5% ( 4,5 V do 5,25 V) z wewnętrznym regulatorem zapewniającym 3,3 V i 1,2 V dla rdzenia — Piny wejściowe i wyjściowe o napięciu 5,0 V Zakres 5% (4,5 V do 5,25 V) – 35%/65% poziomów przełączników CMOS VDDE (z histerezą) – Wybieralna histereza – Możliwość wyboru kontroli szybkości narastania – Piny Nexus zasilane napięciem 3,3 V – Zaprojektowane z wykorzystaniem technik redukcji zakłóceń elektromagnetycznych – Pętla sprzężenia fazowego – Modulacja częstotliwości zegara systemowego – Pojemność obejścia w układzie scalonym – Wybieralna szybkość narastania i Siła napędu • Wysokowydajny procesor rdzeniowy e200z335 — 32-bitowy model programisty Power Architecture Book E — Ulepszenia kodowania o zmiennej długości — umożliwia opcjonalne kodowanie zestawu instrukcji Power Architecture w mieszanych instrukcjach 16- i 32-bitowych — Skutkuje mniejszym rozmiarem kodu — Pojedynczy problem, 32-bitowy procesor zgodny z technologią Power Architecture — Wykonywanie i wycofywanie w kolejności — Precyzyjna obsługa wyjątków — Jednostka przetwarzania gałęzi — Dedykowany sumator obliczania adresów gałęzi — Oddział przyspieszenie za pomocą bufora instrukcji Branch Lookahead — Jednostka ładowania/przechowywania — Opóźnienie obciążenia w jednym cyklu — W pełni potokowy — Obsługa Big i Little Endian — Obsługa niewyrównanego dostępu — Zerowe bąbelki potoku przy użyciu — Trzydzieści dwa 64-bitowe rejestry ogólnego przeznaczenia (GPR) — Jednostka zarządzania pamięcią (MMU) z 16-wejściowym, w pełni asocjacyjnym buforem bufora bufora rezerwacyjnego (TLB) — Oddzielna magistrala instrukcji i magistrala ładowania/przechowywania — Obsługa przerwań wektorowych — Opóźnienie przerwań < 120 ns @ 80 MHz (measured from interrupt request to execution of first instruction of interrupt exception handler)
• Parametry pracy — Praca w pełni statyczna, 0 MHz – 80 MHz (plus modulacja częstotliwości 2% - 82 MHz) — Zakres temperatury połączenia od –40 C do 150 C — Konstrukcja o niskiej mocy — Rozpraszanie mocy poniżej 400 mW (nominalnie) — Zaprojektowane do dynamicznego zarządzania energią rdzenia i urządzeń peryferyjnych — Bramkowanie zegara urządzeń peryferyjnych sterowane programowo — Tryb zatrzymania przy niskim poborze mocy, z zatrzymanymi wszystkimi zegarami — Wykonane w procesie 90 nm — Wewnętrzna logika 1,2 V — Pojedynczy zasilacz o napięciu 5,0 V 5% ( 4,5 V do 5,25 V) z wewnętrznym regulatorem zapewniającym 3,3 V i 1,2 V dla rdzenia — Piny wejściowe i wyjściowe o napięciu 5,0 V Zakres 5% (4,5 V do 5,25 V) – 35%/65% poziomów przełączników CMOS VDDE (z histerezą) – Wybieralna histereza – Możliwość wyboru kontroli szybkości narastania – Piny Nexus zasilane napięciem 3,3 V – Zaprojektowane z wykorzystaniem technik redukcji zakłóceń elektromagnetycznych – Pętla sprzężenia fazowego – Modulacja częstotliwości zegara systemowego – Pojemność obejścia w układzie scalonym – Wybieralna szybkość narastania i Siła napędu • Wysokowydajny procesor rdzeniowy e200z335 — 32-bitowy model programisty Power Architecture Book E — Ulepszenia kodowania o zmiennej długości — umożliwia opcjonalne kodowanie zestawu instrukcji Power Architecture w mieszanych instrukcjach 16- i 32-bitowych — Skutkuje mniejszym rozmiarem kodu — Pojedynczy problem, 32-bitowy procesor zgodny z technologią Power Architecture — Wykonywanie i wycofywanie w kolejności — Precyzyjna obsługa wyjątków — Jednostka przetwarzania gałęzi — Dedykowany sumator obliczania adresów gałęzi — Oddział przyspieszenie za pomocą bufora instrukcji Branch Lookahead — Jednostka ładowania/przechowywania — Opóźnienie obciążenia w jednym cyklu — W pełni potokowy — Obsługa Big i Little Endian — Obsługa niewyrównanego dostępu — Zerowe bąbelki potoku przy użyciu — Trzydzieści dwa 64-bitowe rejestry ogólnego przeznaczenia (GPR) — Jednostka zarządzania pamięcią (MMU) z 16-wejściowym, w pełni asocjacyjnym buforem bufora bufora rezerwacyjnego (TLB) — Oddzielna magistrala instrukcji i magistrala ładowania/przechowywania — Obsługa przerwań wektorowych — Opóźnienie przerwań < 120 ns @ 80 MHz (measured from interrupt request to execution of first instruction of interrupt exception handler)
Upewnij się, że Twoje dane kontaktowe są poprawne. Twój wiadomość będzie być wysyłane bezpośrednio do odbiorcy (odbiorców) i nie będą być publicznie wyświetlane. Nigdy nie będziemy dystrybuować ani sprzedawać Twoich osobisty informacji osobom trzecim bez Twoja wyraźna zgoda.
