SAK-XC2365B-40F80LR AB INFINEON
Dostępny
SAK-XC2365B-40F80LR AB INFINEON
• Wysokowydajny procesor z pięciostopniowym potokiem i MPU 、
– Cykl instrukcji 12,5 ns @ zegar procesora 80 MHz (wykonanie jednocyklowe)
– Jednocyklowe 32-bitowe dodawanie i odejmowanie z 40-bitowym wynikiem
– Mnożenie jednocyklowe (16 × 16 bitów)
– Podział tła (32 / 16 bit) w 21 cyklach
– Jednocyklowe instrukcje mnożenia i akumulacji (MAC)
– Ulepszone możliwości manipulacji bitami logicznymi
– Wykonanie skoku w zerowym cyklu
– Dodatkowe instrukcje dotyczące obsługi HLL i systemów operacyjnych
– Konstrukcja oparta na rejestrach z wieloma zmiennymi bankami rejestrów
– Obsługa szybkiego przełączania kontekstu dzięki dwóm dodatkowym lokalnym bankom rejestrów
– Całkowita liniowa przestrzeń adresowa 16 MB dla kodu i danych
– 1,024 bajtów wbudowanego w układ scalony obszar rejestru funkcji specjalnych (kompatybilny z rodziną C166)
– Zintegrowana jednostka ochrony pamięci (MPU)
• System przerwań z 16 poziomami priorytetu zapewniający 96 węzłów przerwań
– Wybieralne wejścia zewnętrzne do generowania przerwań i wybudzania
– Najszybsza częstotliwość próbkowania 12,5 ns
• Ośmiokanałowy, jednocyklowy transfer danych sterowany przerwaniami z kontrolerem zdarzeń peryferyjnych (PEC), 24-bitowe wskaźniki pokrywają całkowitą przestrzeń adresową
• Generowanie zegara z wewnętrznych lub zewnętrznych źródeł zegara przy użyciu wbudowanego PLL lub preskalera
• Sprzętowy CRC-Checker z programowalnym wielomianem do nadzorowania obszarów pamięci na chipie
• Wbudowane moduły pamięci
– 8 KB wbudowanej pamięci RAM w trybie czuwania (SBRAM)
– 2 KB wbudowanej dwuportowej pamięci RAM (DPRAM)
– Do 16 KB danych w układzie scalonym (DSRAM)
– Do 16 KB wbudowanej pamięci (PSRAM) w programie/danych
– Do 320 KB wbudowanej pamięci programu (pamięć Flash)
– Ochrona zawartości pamięci za pomocą kodu korekcji błędów (ECC)
• Wbudowane moduły peryferyjne
– Dwa synchronizowalne przetworniki A/C z maksymalnie 16 kanałami, rozdzielczość 10 bitów, czas konwersji poniżej 1 μs, opcjonalne wstępne przetwarzanie danych (redukcja danych, kontrola zakresu), wykrywanie uszkodzonych przewodów
– 16-kanałowa jednostka przechwytująco-porównywająca ogólnego przeznaczenia (CC2)
– Dwie jednostki przechwytująco-porównujące do elastycznego generowania sygnału PWM (CCU6x)
– Wielofunkcyjny timer ogólnego przeznaczenia z 5 timerami
– Do 6 kanałów interfejsu szeregowego do wykorzystania jako UART, LIN, szybki kanał synchroniczny (SPI/QSPI), interfejs magistrali IIC (adresacja 10-bitowa, 400 kbit/s), interfejs IIS
– Wbudowany interfejs MultiCAN (Rev. 2.0B aktywny) z 64 obiektami komunikatów (Full CAN/Basic CAN) na maksymalnie 3 węzłach CAN i funkcjonalnością bramy
– Wbudowany zegar systemowy i wbudowany zegar czasu rzeczywistego
• Do 12 MB zewnętrznej przestrzeni adresowej dla kodu i danych
– Programowalna charakterystyka zewnętrznej magistrali dla różnych zakresów adresów
– Multipleksowane lub demultipleksowane zewnętrzne magistrale adresowe/danych
– Możliwość wyboru szerokości magistrali adresowej
– 16-bitowa lub 8-bitowa szerokość magistrali danych
– Cztery programowalne sygnały wyboru chipa
• Pojedynczy zasilacz od 3,0 V do 5,5 V
• Tryby redukcji mocy i budzenia
• Programowalny watchdog timer i oscylator watchdog watchdog
• Do 76 linii I/O ogólnego przeznaczenia
• Wbudowane w układ ładujący bootstrap
• Wspierany przez pełną gamę narzędzi programistycznych, w tym kompilatory C, pakiety makroasemblerów, emulatory, płytki ewaluacyjne, debuggery HLL, symulatory, deasemblery analizatorów logicznych, płytki programistyczne
• Wbudowana obsługa debugowania za pośrednictwem portu dostępu do urządzenia (DAP) lub interfejsu JTAG
• 100-pinowa zielona obudowa LQFP, raster 0,5 mm (19,7 mil)
• Wysokowydajny procesor z pięciostopniowym potokiem i MPU 、
– Cykl instrukcji 12,5 ns @ zegar procesora 80 MHz (wykonanie jednocyklowe)
– Jednocyklowe 32-bitowe dodawanie i odejmowanie z 40-bitowym wynikiem
– Mnożenie jednocyklowe (16 × 16 bitów)
– Podział tła (32 / 16 bit) w 21 cyklach
– Jednocyklowe instrukcje mnożenia i akumulacji (MAC)
– Ulepszone możliwości manipulacji bitami logicznymi
– Wykonanie skoku w zerowym cyklu
– Dodatkowe instrukcje dotyczące obsługi HLL i systemów operacyjnych
– Konstrukcja oparta na rejestrach z wieloma zmiennymi bankami rejestrów
– Obsługa szybkiego przełączania kontekstu dzięki dwóm dodatkowym lokalnym bankom rejestrów
– Całkowita liniowa przestrzeń adresowa 16 MB dla kodu i danych
– 1,024 bajtów wbudowanego w układ scalony obszar rejestru funkcji specjalnych (kompatybilny z rodziną C166)
– Zintegrowana jednostka ochrony pamięci (MPU)
• System przerwań z 16 poziomami priorytetu zapewniający 96 węzłów przerwań
– Wybieralne wejścia zewnętrzne do generowania przerwań i wybudzania
– Najszybsza częstotliwość próbkowania 12,5 ns
• Ośmiokanałowy, jednocyklowy transfer danych sterowany przerwaniami z kontrolerem zdarzeń peryferyjnych (PEC), 24-bitowe wskaźniki pokrywają całkowitą przestrzeń adresową
• Generowanie zegara z wewnętrznych lub zewnętrznych źródeł zegara przy użyciu wbudowanego PLL lub preskalera
• Sprzętowy CRC-Checker z programowalnym wielomianem do nadzorowania obszarów pamięci na chipie
• Wbudowane moduły pamięci
– 8 KB wbudowanej pamięci RAM w trybie czuwania (SBRAM)
– 2 KB wbudowanej dwuportowej pamięci RAM (DPRAM)
– Do 16 KB danych w układzie scalonym (DSRAM)
– Do 16 KB wbudowanej pamięci (PSRAM) w programie/danych
– Do 320 KB wbudowanej pamięci programu (pamięć Flash)
– Ochrona zawartości pamięci za pomocą kodu korekcji błędów (ECC)
• Wbudowane moduły peryferyjne
– Dwa synchronizowalne przetworniki A/C z maksymalnie 16 kanałami, rozdzielczość 10 bitów, czas konwersji poniżej 1 μs, opcjonalne wstępne przetwarzanie danych (redukcja danych, kontrola zakresu), wykrywanie uszkodzonych przewodów
– 16-kanałowa jednostka przechwytująco-porównywająca ogólnego przeznaczenia (CC2)
– Dwie jednostki przechwytująco-porównujące do elastycznego generowania sygnału PWM (CCU6x)
– Wielofunkcyjny timer ogólnego przeznaczenia z 5 timerami
– Do 6 kanałów interfejsu szeregowego do wykorzystania jako UART, LIN, szybki kanał synchroniczny (SPI/QSPI), interfejs magistrali IIC (adresacja 10-bitowa, 400 kbit/s), interfejs IIS
– Wbudowany interfejs MultiCAN (Rev. 2.0B aktywny) z 64 obiektami komunikatów (Full CAN/Basic CAN) na maksymalnie 3 węzłach CAN i funkcjonalnością bramy
– Wbudowany zegar systemowy i wbudowany zegar czasu rzeczywistego
• Do 12 MB zewnętrznej przestrzeni adresowej dla kodu i danych
– Programowalna charakterystyka zewnętrznej magistrali dla różnych zakresów adresów
– Multipleksowane lub demultipleksowane zewnętrzne magistrale adresowe/danych
– Możliwość wyboru szerokości magistrali adresowej
– 16-bitowa lub 8-bitowa szerokość magistrali danych
– Cztery programowalne sygnały wyboru chipa
• Pojedynczy zasilacz od 3,0 V do 5,5 V
• Tryby redukcji mocy i budzenia
• Programowalny watchdog timer i oscylator watchdog watchdog
• Do 76 linii I/O ogólnego przeznaczenia
• Wbudowane w układ ładujący bootstrap
• Wspierany przez pełną gamę narzędzi programistycznych, w tym kompilatory C, pakiety makroasemblerów, emulatory, płytki ewaluacyjne, debuggery HLL, symulatory, deasemblery analizatorów logicznych, płytki programistyczne
• Wbudowana obsługa debugowania za pośrednictwem portu dostępu do urządzenia (DAP) lub interfejsu JTAG
• 100-pinowa zielona obudowa LQFP, raster 0,5 mm (19,7 mil)
Upewnij się, że Twoje dane kontaktowe są poprawne. Twój wiadomość będzie być wysyłane bezpośrednio do odbiorcy (odbiorców) i nie będą być publicznie wyświetlane. Nigdy nie będziemy dystrybuować ani sprzedawać Twoich osobisty informacji osobom trzecim bez Twoja wyraźna zgoda.
