S912XEP100W1MALR NXP
Dostępny
S912XEP100W1MALR NXP
• 16-bitowy procesor12X — Kompatybilny w górę z zestawem instrukcji MC9S12 z wyjątkiem pięciu instrukcji rozmytych (MEM, WAV, WAVR, REV, REVW), które zostały usunięte — Ulepszone adresowanie indeksowane — Dostęp do dużych segmentów danych niezależnie od PPAGE • INT (moduł przerwań) — Osiem poziomów zagnieżdżonych przerwań — Elastyczne przypisywanie źródeł przerwań do każdego poziomu przerwania. — Zewnętrzne przerwanie o wysokim priorytecie bez możliwości maskowania (XIRQ) — Wewnętrzne przerwanie jednostki ochrony pamięci o wysokim priorytecie bez możliwości maskowania — Do 24 pinów na portach J, H i P konfigurowalne jako przerwania wrażliwe na zbocze narastające lub opadające • EBI (zewnętrzny interfejs magistrali) (dostępny tylko w pakietach 208-pinowych i 144-pinowych) — Do czterech wyjść wyboru układu do wyboru przestrzeni adresowych 16K, 1M, 2M i do 4 MB — Każde wyjście wyboru układu można skonfigurować tak, aby kończyło transakcję na jednym z nich przekroczenie limitu czasu jednego z dwóch generatorów stanu oczekiwania lub deaseracja sygnału EWAIT • MMC (kontrola mapowania modułów) • DBG (moduł debugowania) — Monitorowanie magistrali CPU i/lub XGATE z żądaniami punktów przerwania typu tag lub force — 64 x 64-bitowy cykliczny bufor śledzenia przechwytuje informacje o zmianie przepływu lub dostępie do pamięci • BDM (tryb debugowania w tle) • MPU (jednostka ochrony pamięci) — 8 regionów adresowych definiowalnych dla każdego aktywnego zadania programu — Stopień szczegółowości zakresu adresów tak niski, jak 8 bajtów — Brak zapisu / Nie execute Protection Attributes — Przerwanie bez możliwości maskowania w przypadku naruszenia dostępu • XGATE — Programowalny, wysokowydajny moduł koprocesora I/O — Przesyła dane do lub ze wszystkich urządzeń peryferyjnych i pamięci RAM bez interwencji procesora lub stanów oczekiwania procesora — Wykonuje operacje logiczne, przesunięcia, arytmetyczne i bitowe na danych — Może przerwać zakończenie transferu sygnalizacji procesora HCS12X — Wyzwalanie z dowolnego modułu sprzętowego, a także z procesora — Dwa poziomy przerwań do obsługi zadań o wysokim priorytecie — Sprzęt Obsługa inicjalizacji wskaźnika stosu • OSC_LCP (oscylator) — Sterowanie pętlą małej mocy Oscylator Pierce'a wykorzystujący kwarc od 4 MHz do 16 MHz — Dobra odporność na zakłócenia — Opcja Pierce'a z pełnym obrotem wykorzystująca kwarc od 2 MHz do 40 MHz — Transkonduktancja dobrana w celu uzyskania optymalnego marginesu rozruchu dla typowych kryształów • IPLL (wewnętrznie filtrowany, modulowany częstotliwością generator zegara w pętli sprzężenia fazowego)
— Nie są wymagane żadne komponenty zewnętrzne — Konfigurowalna opcja rozpraszania widma w celu zmniejszenia promieniowania EMC (modulacja częstotliwości) • CRG (generowanie zegara i resetu) — Watchdog COP — Przerwanie w czasie rzeczywistym — Monitor zegara — Szybkie budzenie z STOP w trybie zegara samoczynnego • Opcje pamięci — 128K, 256K, 384K, 512K, 768K i 1Mb bajtów Flash — 2K, 4K emulowany bajt EEPROM — 12K, 16K, 24K, 32K, 48 KB i 64 KB pamięci RAM • Ogólne cechy Flash — 64 bity danych oraz 8 bitów zespołu ECC (Error Correction Code) umożliwiają jednobitową korekcję awarii i wykrywanie podwójnych błędów — Rozmiar kasowania sektora 1024 bajty — Zautomatyzowany algorytm programowania i kasowania • Funkcje D-Flash — Do 32 KB pamięci D-Flash z sektorami 256 bajtów umożliwiającymi dostęp użytkownika. — specjalne polecenia służące do sterowania dostępem do pamięci D-Flash podczas pracy EEE. — Korekcja błędów pojedynczych bitów i wykrywanie błędów dwubitowych w słowie podczas operacji odczytu. — Zautomatyzowany algorytm programowania i kasowania z weryfikacją i generowaniem bitów parzystości ECC. — Szybkie usuwanie sektorów i obsługa programu tekstowego. — Możliwość zaprogramowania do czterech słów w sekwencji serii • Emulowane funkcje EEPROM — Automatyczna obsługa plików EEE za pomocą wewnętrznego kontrolera pamięci. — Automatyczne przesyłanie ważnych danych EEE z pamięci D-Flash do buforowej pamięci RAM po zresetowaniu. — Możliwość monitorowania liczby nierozliczonych słów pamięci RAM bufora związanego z EEE, które pozostały do zaprogramowania w pamięci D-Flash. — możliwość wyłączenia działania EEE i zezwolenia na priorytetowy dostęp do pamięci D-Flash. — Możliwość anulowania wszystkich oczekujących operacji EEE i zezwolenia na priorytetowy dostęp do pamięci D-Flash. • Dwa 16-kanałowe, 12-bitowe przetworniki analogowo-cyfrowe — Rozdzielczość 8/10/12 bitów — 3 μs, 10-bitowy czas konwersji pojedynczej — Dane wynikowe lewy/prawe, ze znakiem/bez znaku — Możliwość zewnętrznego i wewnętrznego wyzwalania konwersji — Wewnętrzny oscylator do konwersji w trybach zatrzymania — Budzenie z trybów niskiego zużycia energii przy porównaniu analogowym > lub <= match • Five MSCAN (1 M bit per second, CAN 2.0 A, B software compatible modules) — Five receive and three transmit buffers
— Elastyczny filtr identyfikatorów programowalny jako 2 x 32 bity, 4 x 16 bitów lub 8 x 8 bitów — Cztery oddzielne kanały przerwań dla Rx, Tx, błędu i budzenia — Funkcja budzenia filtrem dolnoprzepustowym — Pętla zwrotna do operacji autotestu • ECT (ulepszony zegar przechwytywania) — 8 x 16-bitowych kanałów do przechwytywania danych wejściowych lub porównywania wyjść — 16-bitowy licznik swobodny z 8-bitowym precyzyjnym preskalerem — 16-bitowy licznik modułu w dół z 8-bitowym precyzyjnym preskalerem — Cztery 8-bitowe lub dwa 16-bitowe akumulatory impulsów • TIM (standardowy moduł timera) — 8 x 16-bitowe kanały do przechwytywania danych wejściowych lub porównywania wyjść — 16-bitowy licznik swobodny z 8-bitowym precyzyjnym preskalerem — 1 x 16-bitowy akumulator impulsów • PIT (okresowy wyłącznik czasowy) — Do ośmiu timerów z niezależnymi okresami czasowymi — Okresy czasowe do wyboru od 1 do 224 cykli zegara magistrali — Przerwanie czasu i wyzwalacze peryferyjne • 8 kanałów PWM (modulator szerokości impulsu) — 8 kanałów x 8-bitowy lub 4-kanałowy x 16-bitowy modulator szerokości impulsu — Programowalny okres i cykl pracy na kanał — Wyjścia wyrównane centralnie lub do lewej — Programowalny logika wyboru zegara o szerokim zakresie częstotliwości — Wejście szybkiego wyłączania awaryjnego • Trzy szeregowe moduły interfejsu peryferyjnego (SPI) — Konfigurowalne dla 8- lub 16-bitowych rozmiarów danych • Osiem interfejsów komunikacji szeregowej (SCI) — Standardowy format NRZ (Mark/Space non-return-to-zero) — Wybieralny format IrDA 1.4 z odwróconym do zera (RZI) z programowalnymi szerokościami impulsów • Dwa Moduły magistrali Inter-IC (IIC) — Praca z wieloma wzorcami — Programowalny programowo dla jednej z 256 różnych częstotliwości zegara szeregowego — Obsługa trybu rozgłoszeniowego — Obsługa adresów 10-bitowych • Wbudowany regulator napięcia — Dwa równoległe, liniowe regulatory napięcia z odniesieniem pasma wzbronionego — Wykrywanie niskiego napięcia (LVD) z przerwaniem niskiego napięcia (LVI) — Obwód resetowania po włączeniu zasilania (POR) — Praca w zakresie 3,3 V i 5 V — Resetowanie niskonapięciowe (LVR)
• Timer budzenia o niskim poborze mocy (API) — dostępny we wszystkich trybach, w tym w trybie Full Stop — Dokładność przycinania do +-5% — Limity czasu wahają się od 0,2 ms do ~13 s z rozdzielczością 0,2 ms • Wejście/wyjście — Do 152 pinów wejścia/wyjścia ogólnego przeznaczenia (I/O) plus 2 piny tylko dla wejść — Histereza i konfigurowalne urządzenie do podciągania/opuszczania na wszystkich pinach wejściowych — Konfigurowalna siła napędu na wszystkich pinach wyjściowych • Opcje pakietu — 208-pin MAPBGA — 144-pinowy niskoprofilowy quad flat-pack (LQFP) — 112-pinowy niskoprofilowy quad flat-pack (LQFP) — 80-pinowy quad flat-pack (QFP) • Maksymalna częstotliwość magistrali procesora 50 MHz, maksymalna częstotliwość magistrali XGATE 100 MHz
• 16-bitowy procesor12X — Kompatybilny w górę z zestawem instrukcji MC9S12 z wyjątkiem pięciu instrukcji rozmytych (MEM, WAV, WAVR, REV, REVW), które zostały usunięte — Ulepszone adresowanie indeksowane — Dostęp do dużych segmentów danych niezależnie od PPAGE • INT (moduł przerwań) — Osiem poziomów zagnieżdżonych przerwań — Elastyczne przypisywanie źródeł przerwań do każdego poziomu przerwania. — Zewnętrzne przerwanie o wysokim priorytecie bez możliwości maskowania (XIRQ) — Wewnętrzne przerwanie jednostki ochrony pamięci o wysokim priorytecie bez możliwości maskowania — Do 24 pinów na portach J, H i P konfigurowalne jako przerwania wrażliwe na zbocze narastające lub opadające • EBI (zewnętrzny interfejs magistrali) (dostępny tylko w pakietach 208-pinowych i 144-pinowych) — Do czterech wyjść wyboru układu do wyboru przestrzeni adresowych 16K, 1M, 2M i do 4 MB — Każde wyjście wyboru układu można skonfigurować tak, aby kończyło transakcję na jednym z nich przekroczenie limitu czasu jednego z dwóch generatorów stanu oczekiwania lub deaseracja sygnału EWAIT • MMC (kontrola mapowania modułów) • DBG (moduł debugowania) — Monitorowanie magistrali CPU i/lub XGATE z żądaniami punktów przerwania typu tag lub force — 64 x 64-bitowy cykliczny bufor śledzenia przechwytuje informacje o zmianie przepływu lub dostępie do pamięci • BDM (tryb debugowania w tle) • MPU (jednostka ochrony pamięci) — 8 regionów adresowych definiowalnych dla każdego aktywnego zadania programu — Stopień szczegółowości zakresu adresów tak niski, jak 8 bajtów — Brak zapisu / Nie execute Protection Attributes — Przerwanie bez możliwości maskowania w przypadku naruszenia dostępu • XGATE — Programowalny, wysokowydajny moduł koprocesora I/O — Przesyła dane do lub ze wszystkich urządzeń peryferyjnych i pamięci RAM bez interwencji procesora lub stanów oczekiwania procesora — Wykonuje operacje logiczne, przesunięcia, arytmetyczne i bitowe na danych — Może przerwać zakończenie transferu sygnalizacji procesora HCS12X — Wyzwalanie z dowolnego modułu sprzętowego, a także z procesora — Dwa poziomy przerwań do obsługi zadań o wysokim priorytecie — Sprzęt Obsługa inicjalizacji wskaźnika stosu • OSC_LCP (oscylator) — Sterowanie pętlą małej mocy Oscylator Pierce'a wykorzystujący kwarc od 4 MHz do 16 MHz — Dobra odporność na zakłócenia — Opcja Pierce'a z pełnym obrotem wykorzystująca kwarc od 2 MHz do 40 MHz — Transkonduktancja dobrana w celu uzyskania optymalnego marginesu rozruchu dla typowych kryształów • IPLL (wewnętrznie filtrowany, modulowany częstotliwością generator zegara w pętli sprzężenia fazowego)
— Nie są wymagane żadne komponenty zewnętrzne — Konfigurowalna opcja rozpraszania widma w celu zmniejszenia promieniowania EMC (modulacja częstotliwości) • CRG (generowanie zegara i resetu) — Watchdog COP — Przerwanie w czasie rzeczywistym — Monitor zegara — Szybkie budzenie z STOP w trybie zegara samoczynnego • Opcje pamięci — 128K, 256K, 384K, 512K, 768K i 1Mb bajtów Flash — 2K, 4K emulowany bajt EEPROM — 12K, 16K, 24K, 32K, 48 KB i 64 KB pamięci RAM • Ogólne cechy Flash — 64 bity danych oraz 8 bitów zespołu ECC (Error Correction Code) umożliwiają jednobitową korekcję awarii i wykrywanie podwójnych błędów — Rozmiar kasowania sektora 1024 bajty — Zautomatyzowany algorytm programowania i kasowania • Funkcje D-Flash — Do 32 KB pamięci D-Flash z sektorami 256 bajtów umożliwiającymi dostęp użytkownika. — specjalne polecenia służące do sterowania dostępem do pamięci D-Flash podczas pracy EEE. — Korekcja błędów pojedynczych bitów i wykrywanie błędów dwubitowych w słowie podczas operacji odczytu. — Zautomatyzowany algorytm programowania i kasowania z weryfikacją i generowaniem bitów parzystości ECC. — Szybkie usuwanie sektorów i obsługa programu tekstowego. — Możliwość zaprogramowania do czterech słów w sekwencji serii • Emulowane funkcje EEPROM — Automatyczna obsługa plików EEE za pomocą wewnętrznego kontrolera pamięci. — Automatyczne przesyłanie ważnych danych EEE z pamięci D-Flash do buforowej pamięci RAM po zresetowaniu. — Możliwość monitorowania liczby nierozliczonych słów pamięci RAM bufora związanego z EEE, które pozostały do zaprogramowania w pamięci D-Flash. — możliwość wyłączenia działania EEE i zezwolenia na priorytetowy dostęp do pamięci D-Flash. — Możliwość anulowania wszystkich oczekujących operacji EEE i zezwolenia na priorytetowy dostęp do pamięci D-Flash. • Dwa 16-kanałowe, 12-bitowe przetworniki analogowo-cyfrowe — Rozdzielczość 8/10/12 bitów — 3 μs, 10-bitowy czas konwersji pojedynczej — Dane wynikowe lewy/prawe, ze znakiem/bez znaku — Możliwość zewnętrznego i wewnętrznego wyzwalania konwersji — Wewnętrzny oscylator do konwersji w trybach zatrzymania — Budzenie z trybów niskiego zużycia energii przy porównaniu analogowym > lub <= match • Five MSCAN (1 M bit per second, CAN 2.0 A, B software compatible modules) — Five receive and three transmit buffers
— Elastyczny filtr identyfikatorów programowalny jako 2 x 32 bity, 4 x 16 bitów lub 8 x 8 bitów — Cztery oddzielne kanały przerwań dla Rx, Tx, błędu i budzenia — Funkcja budzenia filtrem dolnoprzepustowym — Pętla zwrotna do operacji autotestu • ECT (ulepszony zegar przechwytywania) — 8 x 16-bitowych kanałów do przechwytywania danych wejściowych lub porównywania wyjść — 16-bitowy licznik swobodny z 8-bitowym precyzyjnym preskalerem — 16-bitowy licznik modułu w dół z 8-bitowym precyzyjnym preskalerem — Cztery 8-bitowe lub dwa 16-bitowe akumulatory impulsów • TIM (standardowy moduł timera) — 8 x 16-bitowe kanały do przechwytywania danych wejściowych lub porównywania wyjść — 16-bitowy licznik swobodny z 8-bitowym precyzyjnym preskalerem — 1 x 16-bitowy akumulator impulsów • PIT (okresowy wyłącznik czasowy) — Do ośmiu timerów z niezależnymi okresami czasowymi — Okresy czasowe do wyboru od 1 do 224 cykli zegara magistrali — Przerwanie czasu i wyzwalacze peryferyjne • 8 kanałów PWM (modulator szerokości impulsu) — 8 kanałów x 8-bitowy lub 4-kanałowy x 16-bitowy modulator szerokości impulsu — Programowalny okres i cykl pracy na kanał — Wyjścia wyrównane centralnie lub do lewej — Programowalny logika wyboru zegara o szerokim zakresie częstotliwości — Wejście szybkiego wyłączania awaryjnego • Trzy szeregowe moduły interfejsu peryferyjnego (SPI) — Konfigurowalne dla 8- lub 16-bitowych rozmiarów danych • Osiem interfejsów komunikacji szeregowej (SCI) — Standardowy format NRZ (Mark/Space non-return-to-zero) — Wybieralny format IrDA 1.4 z odwróconym do zera (RZI) z programowalnymi szerokościami impulsów • Dwa Moduły magistrali Inter-IC (IIC) — Praca z wieloma wzorcami — Programowalny programowo dla jednej z 256 różnych częstotliwości zegara szeregowego — Obsługa trybu rozgłoszeniowego — Obsługa adresów 10-bitowych • Wbudowany regulator napięcia — Dwa równoległe, liniowe regulatory napięcia z odniesieniem pasma wzbronionego — Wykrywanie niskiego napięcia (LVD) z przerwaniem niskiego napięcia (LVI) — Obwód resetowania po włączeniu zasilania (POR) — Praca w zakresie 3,3 V i 5 V — Resetowanie niskonapięciowe (LVR)
• Timer budzenia o niskim poborze mocy (API) — dostępny we wszystkich trybach, w tym w trybie Full Stop — Dokładność przycinania do +-5% — Limity czasu wahają się od 0,2 ms do ~13 s z rozdzielczością 0,2 ms • Wejście/wyjście — Do 152 pinów wejścia/wyjścia ogólnego przeznaczenia (I/O) plus 2 piny tylko dla wejść — Histereza i konfigurowalne urządzenie do podciągania/opuszczania na wszystkich pinach wejściowych — Konfigurowalna siła napędu na wszystkich pinach wyjściowych • Opcje pakietu — 208-pin MAPBGA — 144-pinowy niskoprofilowy quad flat-pack (LQFP) — 112-pinowy niskoprofilowy quad flat-pack (LQFP) — 80-pinowy quad flat-pack (QFP) • Maksymalna częstotliwość magistrali procesora 50 MHz, maksymalna częstotliwość magistrali XGATE 100 MHz
Upewnij się, że Twoje dane kontaktowe są poprawne. Twój wiadomość będzie być wysyłane bezpośrednio do odbiorcy (odbiorców) i nie będą być publicznie wyświetlane. Nigdy nie będziemy dystrybuować ani sprzedawać Twoich osobisty informacji osobom trzecim bez Twoja wyraźna zgoda.
