S912XEG128W1MAL NXP
| Dostępny |
S912XEG128W1MAL NXP
• 16-bitowy procesor12X
— Kompatybilność w górę z zestawem instrukcji MC9S12 z wyjątkiem pięciu instrukcji rozmytych (MEM, WAV, WAVR, REV, REVW), które zostały usunięte
— Ulepszone adresowanie indeksowane
— Dostęp do dużych segmentów danych niezależny od PPAGE
• INT (moduł przerwań)
— Osiem poziomów zagnieżdżonych przerwań
— Elastyczne przypisywanie źródeł przerwań do każdego poziomu przerwania.
— Zewnętrzne przerwanie o wysokim priorytecie, niepodlegające maskowaniu (XIRQ)
— Wewnętrzne, niemaskowalne przerwanie jednostki ochrony pamięci o wysokim priorytecie.
— Do 24 pinów na portach J, H i P konfigurowalnych jako przerwania wrażliwe na zbocze narastające lub opadające
• EBI (zewnętrzny interfejs magistrali) (dostępny tylko w pakietach 208-pinowych i 144-pinowych)
— Do czterech wyjść wyboru układu do wyboru przestrzeni adresowych 16K, 1M, 2M i do 4 MB
— Każde wyjście wyboru układu może być skonfigurowane tak, aby kończyło transakcję po przekroczeniu limitu czasu jednego z dwóch generatorów stanu oczekiwania lub po deasercji sygnału EWAIT
• MMC (kontrola mapowania modułów)
• DBG (moduł debugowania)
— Monitorowanie magistrali CPU i/lub XGATE z żądaniami punktów przerwania typu tag lub force,
— 64 x 64-bitowy okrągły bufor śledzenia przechwytuje informacje o zmianie przepływu lub dostępie do pamięci.
• BDM (tryb debugowania w tle)
• MPU (jednostka ochrony pamięci)
— 8 regionów adresowych definiowalnych dla każdego aktywnego zadania programu
— Stopień szczegółowości zakresu adresów wynoszący zaledwie 8 bajtów
— Brak atrybutów ochrony przed zapisem / brakiem wykonywania
— Przerwanie bez możliwości maskowania w przypadku naruszenia dostępu
• Brama XGATE
— Programowalny, wysokowydajny moduł koprocesora I/O
— Przesyła dane do lub ze wszystkich urządzeń peryferyjnych i pamięci RAM bez interwencji procesora lub stanów oczekiwania procesora
— Wykonuje operacje logiczne, przesunięcia, arytmetyczne i bitowe na danych.
— Może przerwać zakończenie transferu sygnału procesora HCS12X
— Możliwe wyzwalacze z dowolnego modułu sprzętowego, a także z procesora
— Dwa poziomy przerwań do obsługi zadań o wysokim priorytecie
— Sprzętowe wsparcie dla inicjalizacji wskaźnika stosu
• OSC_LCP (oscylator)
- Oscylator Pierce ze sterowaniem pętlą małej mocy wykorzystujący kwarc od 4 MHz do 16 MHz
— Dobra odporność na hałas
— Opcja Pierce z pełnym wychyleniem wykorzystująca kryształ od 2 MHz do 40 MHz
— Transkonduktancja dobrana tak, aby zapewnić optymalny margines rozruchowy dla typowych kryształów
• IPLL (wewnętrznie filtrowany, modulowany częstotliwością zegar w pętli sprzężenia fazowego)
— Nie są wymagane żadne elementy zewnętrzne
— Konfigurowalna opcja rozpraszania widma w celu zmniejszenia promieniowania EMC (modulacja częstotliwości)
• 16-bitowy procesor12X
— Kompatybilność w górę z zestawem instrukcji MC9S12 z wyjątkiem pięciu instrukcji rozmytych (MEM, WAV, WAVR, REV, REVW), które zostały usunięte
— Ulepszone adresowanie indeksowane
— Dostęp do dużych segmentów danych niezależny od PPAGE
• INT (moduł przerwań)
— Osiem poziomów zagnieżdżonych przerwań
— Elastyczne przypisywanie źródeł przerwań do każdego poziomu przerwania.
— Zewnętrzne przerwanie o wysokim priorytecie, niepodlegające maskowaniu (XIRQ)
— Wewnętrzne, niemaskowalne przerwanie jednostki ochrony pamięci o wysokim priorytecie.
— Do 24 pinów na portach J, H i P konfigurowalnych jako przerwania wrażliwe na zbocze narastające lub opadające
• EBI (zewnętrzny interfejs magistrali) (dostępny tylko w pakietach 208-pinowych i 144-pinowych)
— Do czterech wyjść wyboru układu do wyboru przestrzeni adresowych 16K, 1M, 2M i do 4 MB
— Każde wyjście wyboru układu może być skonfigurowane tak, aby kończyło transakcję po przekroczeniu limitu czasu jednego z dwóch generatorów stanu oczekiwania lub po deasercji sygnału EWAIT
• MMC (kontrola mapowania modułów)
• DBG (moduł debugowania)
— Monitorowanie magistrali CPU i/lub XGATE z żądaniami punktów przerwania typu tag lub force,
— 64 x 64-bitowy okrągły bufor śledzenia przechwytuje informacje o zmianie przepływu lub dostępie do pamięci.
• BDM (tryb debugowania w tle)
• MPU (jednostka ochrony pamięci)
— 8 regionów adresowych definiowalnych dla każdego aktywnego zadania programu
— Stopień szczegółowości zakresu adresów wynoszący zaledwie 8 bajtów
— Brak atrybutów ochrony przed zapisem / brakiem wykonywania
— Przerwanie bez możliwości maskowania w przypadku naruszenia dostępu
• Brama XGATE
— Programowalny, wysokowydajny moduł koprocesora I/O
— Przesyła dane do lub ze wszystkich urządzeń peryferyjnych i pamięci RAM bez interwencji procesora lub stanów oczekiwania procesora
— Wykonuje operacje logiczne, przesunięcia, arytmetyczne i bitowe na danych.
— Może przerwać zakończenie transferu sygnału procesora HCS12X
— Możliwe wyzwalacze z dowolnego modułu sprzętowego, a także z procesora
— Dwa poziomy przerwań do obsługi zadań o wysokim priorytecie
— Sprzętowe wsparcie dla inicjalizacji wskaźnika stosu
• OSC_LCP (oscylator)
- Oscylator Pierce ze sterowaniem pętlą małej mocy wykorzystujący kwarc od 4 MHz do 16 MHz
— Dobra odporność na hałas
— Opcja Pierce z pełnym wychyleniem wykorzystująca kryształ od 2 MHz do 40 MHz
— Transkonduktancja dobrana tak, aby zapewnić optymalny margines rozruchowy dla typowych kryształów
• IPLL (wewnętrznie filtrowany, modulowany częstotliwością zegar w pętli sprzężenia fazowego)
— Nie są wymagane żadne elementy zewnętrzne
— Konfigurowalna opcja rozpraszania widma w celu zmniejszenia promieniowania EMC (modulacja częstotliwości)
Upewnij się, że Twoje dane kontaktowe są poprawne. Twój wiadomość będzie być wysyłane bezpośrednio do odbiorcy (odbiorców) i nie będą być publicznie wyświetlane. Nigdy nie będziemy dystrybuować ani sprzedawać Twoich osobisty informacji osobom trzecim bez Twoja wyraźna zgoda.
