MCIMX6QP6AVT1AB NXP
Dostępny
MCIMX6QP6AVT1AB NXP
• Procesor Arm Cortex-A9 MPCore 4xCPU (z TrustZone®) • Konfiguracja rdzenia jest symetryczna, gdzie każdy rdzeń zawiera: — 32 KB pamięci podręcznej instrukcji L1 — 32 KB pamięci podręcznej danych L1
— Prywatny timer i watchdog — Koprocesor Cortex-A9 NEON MPE (Media Processing Engine) Kompleks Arm Cortex-A9 MPCore obejmuje: • Kontroler przerwań ogólnych (GIC) z obsługą 128 przerwań • Globalny zegar • Jednostkę kontrolną Snoop (SCU) • 1 MB zunifikowanej pamięci podręcznej I/D L2, współdzielonej przez dwa/cztery rdzenie • Dwa interfejsy magistrali Master AXI (64-bitowe) wyjściowe pamięci podręcznej L2 • Częstotliwość rdzenia (w tym pamięć podręczna Neon i L1) zgodnie z tabelą 6. • Koprocesor NEON MPE — SIMD Media Processing Architecture — Plik rejestru NEON z 32x64-bitowymi rejestrami ogólnego przeznaczenia — Potok wykonywania NEON Integer (ALU, Shift, MAC) — Potok wykonywania NEON z podwójną, pojedynczą precyzją zmiennoprzecinkową (FADD, FMUL) — Potok ładowania/przechowywania i permutacji NEON System pamięci na poziomie SoC składa się z następujących dodatkowych komponentów: • Boot ROM, w tym HAB (96 KB) • Wewnętrzna pamięć RAM multimedialna / współdzielona, szybki dostęp (OCRAM, 512 KB) • Bezpieczna/niezabezpieczona pamięć RAM (16 KB) • Interfejsy pamięci zewnętrznej: — 16-bitowe, 32-bitowe i 64-bitowe kanały DDR3-1066, DDR3L-1066 i 1/2 LPDDR2-800, obsługujące tryb przeplotu DDR, dla podwójnego x32 LPDDR2 — 8-bitowa pamięć NAND-Flash, w tym obsługa Raw MLC/SLC, rozmiar strony 2 KB, 4 KB i 8 KB, BA-NAND, PBA-NAND, LBA-NAND, OneNAND™ i inne. BCH ECC do 40 bitów. — 16/32-bitowa pamięć flash NOR. Wszystkie piny EIMv2 są muksowane na innych interfejsach. — 16/32-bitowa pamięć PSRAM, komórkowa pamięć RAM Każdy procesor 6DualPlus/6QuadPlus i.MX umożliwia następujące interfejsy do urządzeń zewnętrznych (niektóre z nich są muxowane i nie są dostępne jednocześnie): • Dyski twarde — SATA II, 3,0 Gb/s • Wyświetlacze — łącznie dostępnych jest pięć interfejsów. Całkowita szybkość pikseli raw wszystkich interfejsów wynosi do 450 Mpixels/s, 24 bpp. Równolegle mogą być aktywne maksymalnie cztery interfejsy. — Jeden równoległy 24-bitowy port wyświetlacza, do 225 Mpixels/s (na przykład WUXGA przy 60 Hz lub dwa HD1080 i WXGA przy 60 Hz) — Porty szeregowe LVDS — jeden port do 170 Mpixels/s (na przykład WUXGA przy 60 Hz) lub dwa porty o przepustowości do 85 MP/s każdy — Port HDMI 1.4 — MIPI/DSI, dwie linie o przepustowości 1 Gb/s
— Port kamery równoległej (do 20 bitów i szczyt do 240 MHz) — Port kamery szeregowej MIPI CSI-2, obsługujący do 1000 Mb/s / linię w trybie 1/2/3 linii i do 800 Mb/s / linię w trybie 4-pasmowym. Rdzeń odbiornika CSI-2 może zarządzać jedną linią zegara i maksymalnie czterema liniami danych. Każdy procesor i.MX 6DualPlus/6QuadPlus ma cztery linie. • Karty rozszerzeń: — Cztery porty kart MMC/SD/SDIO, wszystkie obsługujące: – Specyfikacje 1-bitowego lub 4-bitowego trybu transferu dla kart SD i SDIO do trybu UHS-I SDR-104 (maks. 104 MB/s) – Specyfikacje 1-bitowego, 4-bitowego lub 8-bitowego trybu transferu dla kart MMC do 52 MHz zarówno w trybie SDR, jak i DDR (maks. 104 MB/s) • USB: — Jeden port USB 2.0 OTG o dużej prędkości (HS) (do 480 Mb/s), ze zintegrowanym interfejsem HS USB PHY — Trzy hosty USB 2.0 (480 Mb/s): – Jeden host HS ze zintegrowanym High Speed PHY – Dwa hosty HS ze zintegrowanym interfejsem PHY USB Speed Inter-Chip (HS-IC) • Port rozszerzeń PCI Express (PCIe) v2.0 jednopasmowy — Dwumodowy kompleks PCI Express (Gen 2.0), obsługa złożonych operacji root i operacji punktów końcowych. Używa konfiguracji PHY x1. • Różne adresy IP i interfejsy: — Blok SSI zdolny do obsługi częstotliwości próbek audio do 192 kHz stereo wejść i wyjść z trybem I2 S — ESAI jest w stanie obsługiwać częstotliwości próbek audio do 260 kHz w trybie I2S z wyjściami wielokanałowymi 7.1 — Pięć UART, do 5,0 Mb/s każdy: - Zapewnienie interfejsu RS232 - Obsługa 9-bitowego trybu multidrop RS485 - Jeden z pięciu UART (UART1) obsługuje 8-przewodowy, podczas gdy pozostałe cztery obsługują 4- drut. Wynika to z ograniczenia SoC IOMUX, ponieważ wszystkie adresy IP UART są identyczne. — Pięć eCSPI (Enhanced CSPI) — Trzy I2C, obsługujące 400 kb/s — Kontroler Gigabit Ethernet (zgodny z IEEE1588), 10/100/10001 Mb/s — Cztery modulatory szerokości impulsów (PWM) — Kontroler JTAG systemu (SJC) — GPIO z możliwością przerwań — Port klawiatury 8x8 (KPP) — Sony Philips Digital Interconnect Format (SPDIF), Rx i Tx — Sieć z dwoma kontrolerami (FlexCAN), 1 Mb/s każdy
— Dwa timery Watchdog (WDOG) — Audio MUX (AUDMUX) — MLB (MediaLB) zapewnia interfejs do sieci MOST (150 Mb/s) Procesory i.MX 6DualPlus/6QuadPlus integrują zaawansowaną jednostkę zarządzania energią i kontrolery: • Zapewnij PMU, w tym zasilacze LDO, dla zasobów na chipie • Użyj czujnika temperatury do monitorowania temperatury matrycy • Obsługa technik DVFS dla trybów niskiego poboru mocy • Korzystaj z funkcji utrzymywania stanu oprogramowania i bramkowania zasilania dla Arm i MPE • Obsługa różnych poziomów trybów zasilania systemu • Użytkowanie elastyczny schemat sterowania bramkowaniem zegara Procesory i.MX 6DualPlus/6QuadPlus wykorzystują dedykowane akceleratory sprzętowe, aby sprostać docelowej wydajności multimediów. Zastosowanie akceleratorów sprzętowych jest kluczowym czynnikiem w uzyskaniu wysokiej wydajności przy niskim zużyciu energii, przy jednoczesnym stosunkowo wolnym rdzeniu procesora do wykonywania innych zadań. Procesory i.MX 6DualPlus/6QuadPlus zawierają następujące akceleratory sprzętowe: • VPU — jednostka przetwarzania wideo • IPUv3H — jednostka przetwarzania obrazu w wersji 3H (2 jednostki IPU) • GPU3Dv6 — jednostka przetwarzania grafiki 3D (OpenGL ES 3.0) wersja 6 • GPU2Dv3 — jednostka przetwarzania grafiki 2D (BitBlt) wersja 3 • GPUVG — jednostka przetwarzania grafiki OpenVG 1.1 • 4 x PRE—silnik pobierania i rozwiązywania • 2 x PRG — uszczelka pobierania i rozwiązywania • ASRC — konwerter asynchronicznej częstotliwości próbkowania Funkcje zabezpieczeń są włączane i przyspieszane przez następujący sprzęt: • Arm TrustZone, w tym architektura TZ (separacja przerwań, mapowanie pamięci itp.) • SJC — kontroler JTAG systemu. Ochrona JTAG przed atakami na port debugowania poprzez regulowanie lub blokowanie dostępu do funkcji debugowania systemu. • CAAM — moduł Cryptographic Acceleration and Assurance Module, zawierający 16 KB bezpiecznej pamięci RAM oraz generator liczb prawdziwych i pseudolosowych (certyfikat NIST) • SNVS — bezpieczna pamięć masowa nieulotna, w tym bezpieczny zegar czasu rzeczywistego • CSU — Centralna jednostka bezpieczeństwa. Ulepszenie modułu identyfikacji składnika interoperacyjności (IIM). Zostanie skonfigurowany podczas rozruchu i przez eFUSE i określi tryb działania poziomu bezpieczeństwa, a także politykę TZ. • A-HAB — Advanced High Assurance Boot — HABv4 z nowymi wbudowanymi ulepszeniami: SHA-256, 2048-bitowym kluczem RSA, mechanizmem kontroli wersji, ciepłym rozruchem, CSU i inicjalizacją TZ
• Procesor Arm Cortex-A9 MPCore 4xCPU (z TrustZone®) • Konfiguracja rdzenia jest symetryczna, gdzie każdy rdzeń zawiera: — 32 KB pamięci podręcznej instrukcji L1 — 32 KB pamięci podręcznej danych L1
— Prywatny timer i watchdog — Koprocesor Cortex-A9 NEON MPE (Media Processing Engine) Kompleks Arm Cortex-A9 MPCore obejmuje: • Kontroler przerwań ogólnych (GIC) z obsługą 128 przerwań • Globalny zegar • Jednostkę kontrolną Snoop (SCU) • 1 MB zunifikowanej pamięci podręcznej I/D L2, współdzielonej przez dwa/cztery rdzenie • Dwa interfejsy magistrali Master AXI (64-bitowe) wyjściowe pamięci podręcznej L2 • Częstotliwość rdzenia (w tym pamięć podręczna Neon i L1) zgodnie z tabelą 6. • Koprocesor NEON MPE — SIMD Media Processing Architecture — Plik rejestru NEON z 32x64-bitowymi rejestrami ogólnego przeznaczenia — Potok wykonywania NEON Integer (ALU, Shift, MAC) — Potok wykonywania NEON z podwójną, pojedynczą precyzją zmiennoprzecinkową (FADD, FMUL) — Potok ładowania/przechowywania i permutacji NEON System pamięci na poziomie SoC składa się z następujących dodatkowych komponentów: • Boot ROM, w tym HAB (96 KB) • Wewnętrzna pamięć RAM multimedialna / współdzielona, szybki dostęp (OCRAM, 512 KB) • Bezpieczna/niezabezpieczona pamięć RAM (16 KB) • Interfejsy pamięci zewnętrznej: — 16-bitowe, 32-bitowe i 64-bitowe kanały DDR3-1066, DDR3L-1066 i 1/2 LPDDR2-800, obsługujące tryb przeplotu DDR, dla podwójnego x32 LPDDR2 — 8-bitowa pamięć NAND-Flash, w tym obsługa Raw MLC/SLC, rozmiar strony 2 KB, 4 KB i 8 KB, BA-NAND, PBA-NAND, LBA-NAND, OneNAND™ i inne. BCH ECC do 40 bitów. — 16/32-bitowa pamięć flash NOR. Wszystkie piny EIMv2 są muksowane na innych interfejsach. — 16/32-bitowa pamięć PSRAM, komórkowa pamięć RAM Każdy procesor 6DualPlus/6QuadPlus i.MX umożliwia następujące interfejsy do urządzeń zewnętrznych (niektóre z nich są muxowane i nie są dostępne jednocześnie): • Dyski twarde — SATA II, 3,0 Gb/s • Wyświetlacze — łącznie dostępnych jest pięć interfejsów. Całkowita szybkość pikseli raw wszystkich interfejsów wynosi do 450 Mpixels/s, 24 bpp. Równolegle mogą być aktywne maksymalnie cztery interfejsy. — Jeden równoległy 24-bitowy port wyświetlacza, do 225 Mpixels/s (na przykład WUXGA przy 60 Hz lub dwa HD1080 i WXGA przy 60 Hz) — Porty szeregowe LVDS — jeden port do 170 Mpixels/s (na przykład WUXGA przy 60 Hz) lub dwa porty o przepustowości do 85 MP/s każdy — Port HDMI 1.4 — MIPI/DSI, dwie linie o przepustowości 1 Gb/s
— Port kamery równoległej (do 20 bitów i szczyt do 240 MHz) — Port kamery szeregowej MIPI CSI-2, obsługujący do 1000 Mb/s / linię w trybie 1/2/3 linii i do 800 Mb/s / linię w trybie 4-pasmowym. Rdzeń odbiornika CSI-2 może zarządzać jedną linią zegara i maksymalnie czterema liniami danych. Każdy procesor i.MX 6DualPlus/6QuadPlus ma cztery linie. • Karty rozszerzeń: — Cztery porty kart MMC/SD/SDIO, wszystkie obsługujące: – Specyfikacje 1-bitowego lub 4-bitowego trybu transferu dla kart SD i SDIO do trybu UHS-I SDR-104 (maks. 104 MB/s) – Specyfikacje 1-bitowego, 4-bitowego lub 8-bitowego trybu transferu dla kart MMC do 52 MHz zarówno w trybie SDR, jak i DDR (maks. 104 MB/s) • USB: — Jeden port USB 2.0 OTG o dużej prędkości (HS) (do 480 Mb/s), ze zintegrowanym interfejsem HS USB PHY — Trzy hosty USB 2.0 (480 Mb/s): – Jeden host HS ze zintegrowanym High Speed PHY – Dwa hosty HS ze zintegrowanym interfejsem PHY USB Speed Inter-Chip (HS-IC) • Port rozszerzeń PCI Express (PCIe) v2.0 jednopasmowy — Dwumodowy kompleks PCI Express (Gen 2.0), obsługa złożonych operacji root i operacji punktów końcowych. Używa konfiguracji PHY x1. • Różne adresy IP i interfejsy: — Blok SSI zdolny do obsługi częstotliwości próbek audio do 192 kHz stereo wejść i wyjść z trybem I2 S — ESAI jest w stanie obsługiwać częstotliwości próbek audio do 260 kHz w trybie I2S z wyjściami wielokanałowymi 7.1 — Pięć UART, do 5,0 Mb/s każdy: - Zapewnienie interfejsu RS232 - Obsługa 9-bitowego trybu multidrop RS485 - Jeden z pięciu UART (UART1) obsługuje 8-przewodowy, podczas gdy pozostałe cztery obsługują 4- drut. Wynika to z ograniczenia SoC IOMUX, ponieważ wszystkie adresy IP UART są identyczne. — Pięć eCSPI (Enhanced CSPI) — Trzy I2C, obsługujące 400 kb/s — Kontroler Gigabit Ethernet (zgodny z IEEE1588), 10/100/10001 Mb/s — Cztery modulatory szerokości impulsów (PWM) — Kontroler JTAG systemu (SJC) — GPIO z możliwością przerwań — Port klawiatury 8x8 (KPP) — Sony Philips Digital Interconnect Format (SPDIF), Rx i Tx — Sieć z dwoma kontrolerami (FlexCAN), 1 Mb/s każdy
— Dwa timery Watchdog (WDOG) — Audio MUX (AUDMUX) — MLB (MediaLB) zapewnia interfejs do sieci MOST (150 Mb/s) Procesory i.MX 6DualPlus/6QuadPlus integrują zaawansowaną jednostkę zarządzania energią i kontrolery: • Zapewnij PMU, w tym zasilacze LDO, dla zasobów na chipie • Użyj czujnika temperatury do monitorowania temperatury matrycy • Obsługa technik DVFS dla trybów niskiego poboru mocy • Korzystaj z funkcji utrzymywania stanu oprogramowania i bramkowania zasilania dla Arm i MPE • Obsługa różnych poziomów trybów zasilania systemu • Użytkowanie elastyczny schemat sterowania bramkowaniem zegara Procesory i.MX 6DualPlus/6QuadPlus wykorzystują dedykowane akceleratory sprzętowe, aby sprostać docelowej wydajności multimediów. Zastosowanie akceleratorów sprzętowych jest kluczowym czynnikiem w uzyskaniu wysokiej wydajności przy niskim zużyciu energii, przy jednoczesnym stosunkowo wolnym rdzeniu procesora do wykonywania innych zadań. Procesory i.MX 6DualPlus/6QuadPlus zawierają następujące akceleratory sprzętowe: • VPU — jednostka przetwarzania wideo • IPUv3H — jednostka przetwarzania obrazu w wersji 3H (2 jednostki IPU) • GPU3Dv6 — jednostka przetwarzania grafiki 3D (OpenGL ES 3.0) wersja 6 • GPU2Dv3 — jednostka przetwarzania grafiki 2D (BitBlt) wersja 3 • GPUVG — jednostka przetwarzania grafiki OpenVG 1.1 • 4 x PRE—silnik pobierania i rozwiązywania • 2 x PRG — uszczelka pobierania i rozwiązywania • ASRC — konwerter asynchronicznej częstotliwości próbkowania Funkcje zabezpieczeń są włączane i przyspieszane przez następujący sprzęt: • Arm TrustZone, w tym architektura TZ (separacja przerwań, mapowanie pamięci itp.) • SJC — kontroler JTAG systemu. Ochrona JTAG przed atakami na port debugowania poprzez regulowanie lub blokowanie dostępu do funkcji debugowania systemu. • CAAM — moduł Cryptographic Acceleration and Assurance Module, zawierający 16 KB bezpiecznej pamięci RAM oraz generator liczb prawdziwych i pseudolosowych (certyfikat NIST) • SNVS — bezpieczna pamięć masowa nieulotna, w tym bezpieczny zegar czasu rzeczywistego • CSU — Centralna jednostka bezpieczeństwa. Ulepszenie modułu identyfikacji składnika interoperacyjności (IIM). Zostanie skonfigurowany podczas rozruchu i przez eFUSE i określi tryb działania poziomu bezpieczeństwa, a także politykę TZ. • A-HAB — Advanced High Assurance Boot — HABv4 z nowymi wbudowanymi ulepszeniami: SHA-256, 2048-bitowym kluczem RSA, mechanizmem kontroli wersji, ciepłym rozruchem, CSU i inicjalizacją TZ
Upewnij się, że Twoje dane kontaktowe są poprawne. Twój wiadomość będzie być wysyłane bezpośrednio do odbiorcy (odbiorców) i nie będą być publicznie wyświetlane. Nigdy nie będziemy dystrybuować ani sprzedawać Twoich osobisty informacji osobom trzecim bez Twoja wyraźna zgoda.
